কম্পিউটার সায়েন্স এন্ড ইঞ্জিনিয়ারিং
Subjects / বিষয়
Non-Technical · Shared by all departments
পদার্থ বিজ্ঞান
8 chapters
Non-Technical · Shared by all departments
রসায়ন
15 chapters
Non-Technical · Shared by all departments
গণিত
4 chapters
Non-Technical · Shared by all departments
ইংরেজি
11 chapters
Technical
Computer Science and Engineering
12 chapters
Questions
0 read · 0 practiced · 0 answered in examsডিজিটাল ইলেকট্রনিক্সে দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 3)?
Correct answer: a
CMOS NAND Gate সংক্রান্ত মূল নীতি: দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 3)?
Correct answer: b
CMOS NOR Gate সংক্রান্ত মূল নীতি: দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে (প্রশ্ন সংস্করণ 3)?
Correct answer: c
Propagation Delay সংক্রান্ত মূল নীতি: CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে।
ডিজিটাল ইলেকট্রনিক্সে CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি (প্রশ্ন সংস্করণ 4)?
Correct answer: d
High Noise Margin সংক্রান্ত মূল নীতি: CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি (প্রশ্ন সংস্করণ 4)?
Correct answer: a
Fan-out of CMOS সংক্রান্ত মূল নীতি: CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি।
ডিজিটাল ইলেকট্রনিক্সে দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 4)?
Correct answer: b
CMOS NAND Gate সংক্রান্ত মূল নীতি: দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 4)?
Correct answer: c
CMOS NOR Gate সংক্রান্ত মূল নীতি: দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে (প্রশ্ন সংস্করণ 4)?
Correct answer: d
Propagation Delay সংক্রান্ত মূল নীতি: CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে।
ডিজিটাল ইলেকট্রনিক্সে CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি (প্রশ্ন সংস্করণ 5)?
Correct answer: a
High Noise Margin সংক্রান্ত মূল নীতি: CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি (প্রশ্ন সংস্করণ 5)?
Correct answer: b
Fan-out of CMOS সংক্রান্ত মূল নীতি: CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি।