কম্পিউটার সায়েন্স এন্ড ইঞ্জিনিয়ারিং
Subjects / বিষয়
Non-Technical · Shared by all departments
পদার্থ বিজ্ঞান
8 chapters
Non-Technical · Shared by all departments
রসায়ন
15 chapters
Non-Technical · Shared by all departments
গণিত
4 chapters
Non-Technical · Shared by all departments
ইংরেজি
11 chapters
Technical
Computer Science and Engineering
12 chapters
Questions
0 read · 0 practiced · 0 answered in examsএকটি মৌলিক CMOS ইনভার্টার সার্কিটে পুল-আপ (Pull-up) নেটওয়ার্কে কোন ট্রানজিস্টর ব্যবহৃত হয়?
Correct answer: c
PMOS ভোল্টেজ সাপ্লাই (VDD) থেকে আউটপুটকে High বা 1-এ পুল করার জন্য পুল-আপ নেটওয়ার্কে থাকে।
CMOS ইনভার্টারের পুল-ডাউন (Pull-down) নেটওয়ার্কে কোন ট্রানজিস্টর সংযুক্ত থাকে?
Correct answer: d
NMOS গ্রাউন্ডের (GND) সাথে আউটপুট সংযুক্ত করে Low বা 0-তে নামিয়ে আনার পুল-ডাউন কাজ করে।
CMOS সার্কিটে পাওয়ার অপচয় মূলত কখন ঘটে?
Correct answer: a
যখন গেট 0 থেকে 1 বা 1 থেকে 0 হয়, তখন ধারকের চার্জিং-ডিসচার্জিংয়ের সময় ডায়নামিক পাওয়ার অপচয় ঘটে।
ডিজিটাল ইলেকট্রনিক্সে CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি (প্রশ্ন সংস্করণ 2)?
Correct answer: b
High Noise Margin সংক্রান্ত মূল নীতি: CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি (প্রশ্ন সংস্করণ 2)?
Correct answer: c
Fan-out of CMOS সংক্রান্ত মূল নীতি: CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি।
ডিজিটাল ইলেকট্রনিক্সে দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 2)?
Correct answer: d
CMOS NAND Gate সংক্রান্ত মূল নীতি: দুটি PMOS প্যারালালে পুল-আপে এবং দুটি NMOS সিরিজে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে (প্রশ্ন সংস্করণ 2)?
Correct answer: a
CMOS NOR Gate সংক্রান্ত মূল নীতি: দুটি PMOS সিরিজে পুল-আপে এবং দুটি NMOS প্যারালালে পুল-ডাউনে যুক্ত থাকে।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে (প্রশ্ন সংস্করণ 2)?
Correct answer: b
Propagation Delay সংক্রান্ত মূল নীতি: CMOS গেটের আউটপুট পরিবর্তিত হতে যে ন্যানোসেকেন্ড পরিমাপের সময় লাগে।
ডিজিটাল ইলেকট্রনিক্সে CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি (প্রশ্ন সংস্করণ 3)?
Correct answer: c
High Noise Margin সংক্রান্ত মূল নীতি: CMOS সার্কিটের নয়েজ প্রতিরোধ ক্ষমতা (Noise Immunity) অন্যান্য লজিক পরিবারের চেয়ে অনেক বেশি।
ডিজিটাল ইলেকট্রনিক্সে CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি (প্রশ্ন সংস্করণ 3)?
Correct answer: d
Fan-out of CMOS সংক্রান্ত মূল নীতি: CMOS গেটের ইনপুট রেজিস্ট্যান্স অতি উচ্চ হওয়ায় এর ফ্যান-আউট ক্ষমতা ৫০-এর বেশি।